Advanced TM-4 Memory Data

Memory Bank 0A

Extracted PCB trace delay data (Assuming SSTL-2 Class I)

**Table 1:** DDR Bank 0A Board Timing Delays
Net	Min Delay	Max Delay
A[0]	1.90ns	2.42ns
A[1]	1.79ns	2.64ns
A[2]	1.95ns	2.54ns
A[3]	1.97ns	2.59ns
A[4]	1.92ns	2.50ns
A[5]	1.86ns	2.57ns
A[6]	1.98ns	2.72ns
A[7]	2.09ns	2.73ns
A[8]	2.00ns	2.69ns
A[9]	2.03ns	2.59ns
A[10]	1.79ns	2.34ns
A[11]	2.01ns	2.82ns
A[12]	2.07ns	2.65ns
A[13]	?.??ns	?.??ns
BA[0]	1.81ns	2.42ns
BA[1]	2.02ns	2.61ns
CASn	1.77ns	2.44ns
CLKE[0]	1.70ns	2.32ns
CLKE[1]	1.76ns	2.37ns
RASn	1.82ns	2.51ns
SN[0]	1.71ns	2.52ns
SN[1]	1.81ns	2.45ns
WEn	1.73ns	2.47ns
Control Group	1.70ns	2.69ns

**Table 2:** DDR Bank 0A Board Timing Delays
Net	Min Delay (D->F)	Max Delay (D->F)	Min Delay (F->D)	Max Delay (F->D)
DQ[0]	0.74ns	1.03ns	0.53ns	0.71ns
DQ[1]	0.77ns	1.06ns	0.54ns	0.72ns
DQ[2]	0.77ns	1.06ns	0.55ns	0.73ns
DQ[3]	0.78ns	1.08ns	0.57ns	0.75ns
DQ[4]	0.74ns	1.02ns	0.51ns	0.69ns
DQ[5]	0.76ns	1.04ns	0.52ns	0.70ns
DQ[6]	0.76ns	1.04ns	0.53ns	0.71ns
DQ[7]	0.81ns	1.10ns	0.58ns	0.75ns
DQ[8]	0.78ns	1.08ns	0.57ns	0.75ns
DQ[9]	0.79ns	1.07ns	0.57ns	0.74ns
DQ[10]	0.75ns	1.04ns	0.52ns	0.70ns
DQ[11]	0.73ns	1.02ns	0.52ns	0.71ns
DQ[12]	0.75ns	1.04ns	0.52ns	0.69ns
DQ[13]	0.76ns	1.05ns	0.54ns	0.72ns
DQ[14]	0.77ns	1.06ns	0.54ns	0.71ns
DQ[15]	0.74ns	1.03ns	0.51ns	0.68ns
DQ[16]	0.72ns	1.02ns	0.50ns	0.68ns
DQ[17]	0.75ns	1.05ns	0.53ns	0.71ns
DQ[18]	0.71ns	1.00ns	0.49ns	0.67ns
DQ[19]	0.74ns	1.04ns	0.53ns	0.71ns
DQ[20]	0.71ns	1.01ns	0.48ns	0.66ns
DQ[21]	0.74ns	1.03ns	0.52ns	0.70ns
DQ[22]	0.75ns	1.03ns	0.52ns	0.69ns
DQ[23]	0.74ns	1.03ns	0.51ns	0.68ns
DQ[24]	0.76ns	1.05ns	0.55ns	0.73ns
DQ[25]	0.72ns	1.02ns	0.51ns	0.69ns
DQ[26]	0.71ns	1.00ns	0.49ns	0.67ns
DQ[27]	0.71ns	1.01ns	0.51ns	0.68ns
DQ[28]	0.76ns	1.05ns	0.53ns	0.71ns
DQ[29]	0.74ns	1.03ns	0.51ns	0.69ns
DQ[30]	0.74ns	1.03ns	0.50ns	0.67ns
DQ[31]	0.78ns	1.07ns	0.55ns	0.72ns
DQ[32]	0.71ns	1.01ns	0.50ns	0.68ns
DQ[33]	0.74ns	1.03ns	0.51ns	0.69ns
DQ[34]	0.75ns	1.04ns	0.52ns	0.71ns
DQ[35]	0.72ns	1.02ns	0.51ns	0.69ns
DQ[36]	0.76ns	1.05ns	0.53ns	0.71ns
DQ[37]	0.72ns	1.01ns	0.49ns	0.67ns
DQ[38]	0.73ns	1.03ns	0.49ns	0.67ns
DQ[39]	0.77ns	1.07ns	0.54ns	0.72ns
DQ[40]	0.74ns	1.03ns	0.53ns	0.71ns
DQ[41]	0.78ns	1.08ns	0.56ns	0.74ns
DQ[42]	0.78ns	1.08ns	0.55ns	0.73ns
DQ[43]	0.68ns	0.98ns	0.47ns	0.64ns
DQ[44]	0.75ns	1.04ns	0.52ns	0.69ns
DQ[45]	0.72ns	1.01ns	0.50ns	0.68ns
DQ[46]	0.78ns	1.07ns	0.54ns	0.72ns
DQ[47]	0.78ns	1.07ns	0.54ns	0.72ns
DQ[48]	0.71ns	1.00ns	0.50ns	0.68ns
DQ[49]	0.82ns	1.01ns	0.50ns	0.68ns
DQ[50]	0.75ns	1.05ns	0.52ns	0.70ns
DQ[51]	0.73ns	1.04ns	0.52ns	0.70ns
DQ[52]	0.74ns	1.03ns	0.52ns	0.70ns
DQ[53]	0.82ns	1.12ns	0.59ns	0.77ns
DQ[54]	0.77ns	1.06ns	0.53ns	0.71ns
DQ[55]	0.69ns	0.98ns	0.46ns	0.63ns
DQ[56]	0.75ns	1.06ns	0.54ns	0.72ns
DQ[57]	0.70ns	1.00ns	0.48ns	0.66ns
DQ[58]	0.75ns	1.04ns	0.52ns	0.70ns
DQ[59]	0.73ns	1.04ns	0.53ns	0.72ns
DQ[60]	0.75ns	1.05ns	0.52ns	0.70ns
DQ[61]	0.75ns	1.04ns	0.53ns	0.70ns
DQ[62]	0.75ns	1.05ns	0.51ns	0.69ns
DQ[63]	0.75ns	1.04ns	0.52ns	0.70ns
CB[0]	0.74ns	1.04ns	0.53ns	0.72ns
CB[1]	0.76ns	1.06ns	0.55ns	0.73ns
CB[2]	0.71ns	1.00ns	0.48ns	0.66ns
CB[3]	0.72ns	1.02ns	0.50ns	0.69ns
CB[4]	0.75ns	1.04ns	0.52ns	0.70ns
CB[5]	0.77ns	1.06ns	0.54ns	0.72ns
CB[6]	0.75ns	1.05ns	0.51ns	0.69ns
CB[8]	0.74ns	1.04ns	0.51ns	0.69ns
DQ Group	0.68ns	1.12ns	0.46ns	0.77ns
Rev B Target	0.70ns	1.08ns	0.48ns	0.75ns

**Table 3:** DDR Bank 0A Board Timing Delays
Net	Min Delay (D->F)	Max Delay (D->F)	Min Delay (F->D)	Max Delay (F->D)
DQS[0]	0.75ns	1.05ns	0.50ns	0.68ns
DQS[1]	0.77ns	1.07ns	0.52ns	0.70ns
DQS[2]	0.72ns	1.02ns	0.47ns	0.65ns
DQS[3]	0.74ns	1.04ns	0.48ns	0.66ns
DQS[4]	0.72ns	1.02ns	0.47ns	0.64ns
DQS[5]	0.76ns	1.06ns	0.50ns	0.68ns
DQS[6]	0.73ns	1.03ns	0.48ns	0.65ns
DQS[7]	0.75ns	1.05ns	0.50ns	0.68ns
DQS[8]	0.74ns	1.05ns	0.49ns	0.67ns
DQS Group	0.72ns	1.07ns	0.47ns	0.70ns
Rev B Target	0.73ns	1.06ns	0.48ns	0.68ns

**Table 4:** DDR Bank 0A Board Timing Delays
Net	Min Delay	Max Delay
DM[0]	0.61ns	0.78ns
DM[1]	0.56ns	0.73ns
DM[2]	0.60ns	0.78ns
DM[3]	0.57ns	0.74ns
DM[4]	0.52ns	0.69ns
DM[5]	0.57ns	0.75ns
DM[6]	0.49ns	0.66ns
DM[7]	0.48ns	0.66ns
DM[8]	0.53ns	0.71ns
DM Group	0.48ns	0.78ns
Rev B Target	0.48ns	0.75ns

**Table 5:** DDR Bank 0A Board Timing Delays
Net	Min Delay	Max Delay
Clk[0]	1.03ns	1.24ns
Clk[1]	1.23ns	1.26ns
Clk[2]	1.17ns	1.38ns
Clock Group	1.03ns	1.38ns

**Table 6:** DDR Bank 0A Board Timing Delays
Group	Min Delay	Max Delay
Control	1.70ns	2.69ns
DQ/DM/CB (D->F)	0.68ns	1.12ns
DQ/DM/CB (F->D)	0.46ns	0.78ns
DQS (D->F)	0.72ns	1.07ns
DQS (F->D)	0.47ns	0.70ns
Clock	1.03ns	1.38ns